本帖最后由 n805 于 2015-12-19 22:06 编辑 $ f7 c6 m7 A. A" L( R
- N6 j/ t+ k0 K9 b- W注:这里讨论的花屏现象是在主机、卡带完好的情况发生的,并非故障引起。而且是一部分近年生产的国产dao版卡在原装机(或早期组装机)上特有的现象。正版卡以及早期生产的dao版卡是没有此现象的。% f" f+ _( k) j l
写这篇文章的缘由:1 d, Y0 ]( \# n6 `
前段时间网友zythappy曾经发帖阐述了一些近年生产的游戏卡在原装或兼容FC主机上运行花屏的原因:% i0 H: {9 x4 N1 h' {
由于卡带未按标准生产,将卡座第17脚/OE信号线悬空,造成了花屏现象,并提供了改造游戏卡使之兼容于原装机的有效方法。但遗憾的是还有一些‘黑豆卡’根本无法找到/OE信号输入线,也就无法改造了。+ _- h0 S2 d& o6 y. P% K1 Z
后来在其它网友处听说花屏是由于机器上原来安装的74LS373速度过慢,更换日本原装的HD74LS373P、TI的SN74LS373N、仙童的DM74LS373会改善甚至完全消除花屏现象(在UA6528上,对于原装PPU 2C02还是不行)。
: E" { ]3 W; C# W对此本人已经验证确实更换TI的SN74LS373N会极大改善花屏现象,但仍不完美。
' b X$ _" d( x9 h既然是芯片的速度太慢,那更换更高速的芯片不就行了么?想当然的我就有了这个想法,查阅了各公司的逻辑芯片数据表,发现AHC、ALS系列的ic速度更快,其传播延迟时间只有LS系列的1/3,于是上网购买了SN74AHC373N、SN74AHCT373N和SN74ALS373AN三种芯片,收到快递后高高兴兴的取出并安装到机器上,结果出乎意料的是使用了超高速的IC并没有改善花屏现象,反而更严重。
, F4 D! l' r" g* @4 |- [9 x5 F到此时我对与“373速度过慢造成/OE悬空卡花屏”的观点开始持怀疑态度,可惜搜遍了网络也没又找到任何关于此类问题的讨论,所以我决定自己将事情弄清楚,在查阅了大量文献及做了相关实验之后便有了本文。& S& `$ Q- Y2 Y% M8 {9 q2 _
闲话不再多叙,下面开始讨论实质问题:
; w* N' Q' r- @' k6 o7 W 理论上的分析:( I9 t% Y/ i+ F; m1 R3 G5 }
要想弄清楚为什么卡带的/OE输入端悬空就会花屏,就必须弄清楚PPU访问VRAM或CHR-ROM的过程,所以就得了解PPU的时序。
2 F6 B# f3 W4 J1 d$ @+ d$ o+ HNTSC制式的FC主机其主频为21.47727MHZ,PPU的实际运行频率为主频的4分频,即5.3693175MHZ,所以PPU的时钟周期长度为186.24ns,由于PPU的数据总线与地址总线的低8位使用相同的8根线路,所以访问内存得使用2个时钟周期,并且与锁存器74x373配合才可以。$ @ m* n; M+ } k
PPU正常访问CHR-ROM的过程是这样的:4 I: l6 {) J$ K1 A1 O$ C; e
在第一周期开始时,PPU输出全部的14位地址信息A0~A13,A13为卡带上CHR-ROM的选通信号/CS。ALE信号线输出一个持续时间为半个时钟周期的正脉冲(93.12ns),为将地址的低8位锁存到锁存器74x373做准备,PPU输出的/WE、/OE信号全部为高电平。在时间经过93.12ns后,ALE信号的正脉冲结束,并在其下降沿触发74x373的锁存动作。在余下的93.12ns时间里,各输出端信号保持不变,所以74x373芯片有90多ns的时间将地址的低8位锁存,数据表中74ls373的data setup time只有5ns,hold time 也只有20ns,所以时间是足够的。1 k+ s* ~3 Z: I
第二周期开始时,PPU的/OE端输出低电平,使PPU的总线转入输入状态;使CHR-ROM芯片的8条数据线开始输出数据,PPU的ALE输出则保持低电平直到整个周期结束,使锁存器一直保持在第一周期存入的低8位地址信息,以便CHR-ROM寻址。由于不知道PPU输入数据时的上升/下降时间,假定20ns吧,那么CHR-ROM有至少160ns的时间从高阻转为输出状态,这时间要求还是十分宽松的。PPU访问ROM或Vram的周期为372.48ns,所以花屏跟内存的速度没什么关系(大多数FC主机都配的120ns的内存)。
, `1 I6 O! u( A+ w* A% @4 r- s各位看文字比较晕的话下面有张时序图:6 b0 P2 v2 o" ], l
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我们再来看看会花屏的这些卡带的情况:
8 n7 i# W! M+ \9 @, _4 y! \这些卡带的CHR-ROM或CHR-RAM的/OE输入端都是直接与GND相连的,就是永久低电平,那么当CHR-ROM或CHR-RAM在接到/CS信号都就会立即输出数据,由上面的时序分析得知/CS信号是在第1周期就发出的,而此时CPU正在向总线输出地址信息,总线上的设备在同一时刻只能有1个输出,其它只能输入或脱开总线,多个设备同时输出就造成了总线冲突,破坏了传输给锁存器的地址信息,最后读出的信息当然也就是不正确的了。打个比方说,这就像多人使用对讲机一样,同一时刻只能1人在说话,否则谁也不能听清了。
# ~0 p X* v& M( p5 m3 I2 U/ `至此真相大白,原来是总线冲突惹的祸。那么一部分卡带上面可以找到CHR-ROM或CHR-RAM的/OE输入端改造,没有/OE的豆卡怎么办?有没有修改主机的方案彻底解决不兼容现象呢?答案是肯定的。
2 \8 V+ e8 s4 [4 T; R8 [2 }解决方案的探讨:
- R j; Y0 k }$ s: u- ?! C根据上面的理论分析,我们可以添加额外电路实现以正确的时序控制卡带的CHR-ROM/RAM输出。1 C& _ _- s/ T7 _! q
要实现这个目标我们需要1个8位双向总线收发器和几个控制信号来控制:PPU输出的A13(给CHR-ROM的/CS信号)、/OE、/WE信号。 ^# L. K$ }+ B" M: \: T
74HC245是8位双向总线收发器,它有2个控制端,DIR和/OE,当/OE为高电平,芯片连接的两端总线就为高阻状态,就能实现隔离功能,但是我们有3个控制信号控制是否隔离,所以还要理清这几个信号之间的逻辑关系,还要用到一些门电路来将3路信号最后变为输出1路还能达到我们的目的。
) [5 D! [4 {6 j6 a t: o6 c几个来自PPU的信号与总线收发器的使能端的逻辑关系:3 V- j; q, r+ K$ w: k) U
1.当PPU的A13信号为高电平时,要让74hc245将CHR-ROM脱离总线,不管其它信号如何,以其免干扰机内VRAM的操作。! @' T/ H/ E# w5 x5 v B$ {, n
2.PPU的/OE信号是输出使能,所以当/OE和A13同为低电平时,要使74hc245将CHR-ROM挂在总线上输入数据;) P9 T: c) x% S% E1 u
3.PPU的/WE信号是写入使能,所以当/WE和A13同为低电平时,要使74HC245将CHR-ROM挂在总线上让PPU向其输出数据。
5 m6 u. p6 X& G% f# z4 K X9 z+ O9 `; a4.另外在读写周期的第1周期,PPU的/OE、/WE信号都为高电平,此时必须要使74HC245将CHR-ROM脱离总线,以免总线冲突。( ^! _3 E; Z7 h9 i! P$ R' p5 C
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/OE、/WE信号可能同为高电平,却不可能同为低电平:可以不读也不写,但是不能同时既读又写。
% ]$ ]7 o/ A$ E) V6 H使用PPU的/OE信号控制74hc245的传输方向,/OE为低时向总线传送数据,/OE为高时分2种情况,1是读写操作第一周期,/WE、/OE都为高电平,但此时74hc245处在高阻状态,所以传输方向无所谓。2是除第一种情况外,当PPU进行写操作时,/OE信号必定为高电平,使得74hc245的传输方向为总线向CHR-RAM传输数据。
8 v: R, U3 _3 f; b9 u1 d貌似挺复杂的逻辑关系哈,我的方案是使用2组或门及1组与门达成目标,U9、U10、U11就是后加入的电路,线路图如下:
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解释一下: m/ b( F; U: o! |# f/ U% w' T
74HC32为4组2输入OR Gate;74HC08为4组2输入AND Gate, L# Z8 @* H! K1 s) R& d
A13为2组或门的公共线,当A13为高电平时,两路输出必定都为高电平,经过与门时输出也为高电平,满足上面逻辑关系的第1条
8 s" }* Z8 a: K当A13为低电平时,OE也为低电平时,该支路输出低电平,而WE那条支路输出高电平,经过与门后输出低电平,满足上面逻辑关系的第2条。
) d6 x& H6 m5 F4 F6 ~当A13为低电平时,WE也为低电平时,该支路输出低电平,而OE那条支路输出高电平,经过与门后输出低电平,满足上面逻辑关系的第3条
- H- W* c0 q0 k* @6 A3 u( ^当OE和WE都为高电平时,同样两路输出必定都为高电平,经过与门时输出也为高电平,满足上面逻辑关系的第4条
6 S1 r: E4 J" }4 `. g1 j/ I: d不知各位高手们有没有更好的方案,我现在的方案至少要3片IC才能达成目标,或许应该用PLD做这些逻辑?
( ]! d7 |% O+ Y, \5 ~电路连接时要划断主板上到卡座26、27、28、29、60、59、58、57这8跟引脚的连线,飞线连接电路。
$ q5 u$ L! l& b: O# s下面是实验:1 B; ^4 u6 q3 D
由于手里没有74hc32,74hc08,74hc245,就把上面的逻辑简化成单向传输,74hc245就用74ls373代替(只能是单向),门电路用74ls139代替。1 [' a$ b; W# m) [* ?! Q4 v& o7 C
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焊接图:
3 r4 s( R$ Z! j* D右下角面包板上的IC就是上图中的IC9和IC10,右边插座上插的是GD74LS373,也是花屏没商量的373
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机器上插的373用的是S74LS373N,传说中的花屏冠军:# k% {. q: C; z: n. p
这个373之前花屏厉害,由于线路板已割断,复原麻烦,就用另一机器说明问题,下图是另一机器使用S74ls373N的运行照片:
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花的厉害。
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% K* Q1 B% A/ o3 o5 }$ i+ k9 m下面用刚刚改造完的机器运行一下:
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嘿嘿,完全没有花屏了(屏幕下方那个蓝点是LED指示灯的反光),看来我的理论是正确的,只是现在用的器件只能实现单向通讯,不能支持带有CHR-RAM的卡带。% ]1 j/ E2 a/ ^, D, _+ m
仍存在的问题:
+ B% S7 q; z& ?* T- 目前从理论上分析了主机与某些卡带不兼容的原因,但是还有个问题没有解决,就是不能解释在更换某品牌的锁存器373后总线冲突没有影响正确寻址的原因,我没有示波器等设备,无法知道实际情况到底发生了什么,希望有条件的朋友能分析一下实际运行时情况。, k- [6 y3 ^* c) L3 v# [7 C
我猜测可能是不同品牌的芯片的电气性能的不同(比如输入端电流大小不同导致上升/下降时间不等)造成不同的效果,但没有决定性的证据,在芯片的数据表上无法看出区别,仅是猜测。
) f9 U6 Q4 ` v, _: Q- 另外改造主机的方案还是比较麻烦的,我舍得割断主板上的连线,各位看官舍得对你的机器动刀么?还需要至少3片芯片,对于某些主机(比如原装机)的机壳,很难找到足够空间安装额外的芯片、电路板,也许重新设计整块PCB是比较好的方案吧。' E' s( l8 i7 T. @. K2 q7 ?7 Z U
9 Q9 V8 C; z L! L: V2 _" ]写在最后:7 e. `% _4 g( v9 R. h6 K
也希望各路高手前来拍砖,欢迎不同观点和不同的解决方案。5 ^- h" Z- [! i! K9 U
还有提醒各位一句:改造有风险,没有把握切莫动手!& L/ _+ r/ } q* y6 ~, S, c
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